SK하이닉스가 ‘마의 벽’으로 통하는 10나노 이하 초미세 D램 제조 한계를 돌파할 차세대 기술을 도입한다. 셀을 수직으로 쌓아 고집적·고속·저전력 D램을 구현하는 게 핵심이다. 올해 1분기 처음으로 전 세계 D램 시장 점유율 1위에 오른 SK하이닉스가 상승세를 이어갈 수 있을지 주목된다.
SK하이닉스는 지난 10일 일본 교토에서 열린 반도체 회로·공정 기술 분야 최고 권위의 학술대회 ‘IEEE VLSI 심포지엄 2025’을 통해 향후 회사의 30년을 이끌 차세대 D램 기술 로드맵을 공개했다.
차선용 SK하이닉스 미래기술연구원장(CTO)은 기조연설자로 무대에 올라 ‘지속가능한 미래를 위한 D램 기술의 혁신 주도’를 주제로 발표했다. 차 CTO는 “현재의 테크 플랫폼을 적용한 미세 공정은 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다”며 “이를 극복하기 위해 10나노 이하에서 구조와 소재, 구성 요소의 혁신을 바탕으로 4F스퀘어(4F²) 수직게이트(VG) 플랫폼과 3차원(3D) D램 기술을 준비해 기술적 한계를 돌파하겠다”고 밝혔다.
4F²을 이용하면 D램에서 데이터 저장 단위인 셀 하나가 차지하는 면적(F²)이 기존 2Fx3F에서 2Fx2F로 줄어든다. 같은 크기의 칩에 더 많은 셀을 넣어, 고용량 메모리를 만들 수 있게 된다. SK하이닉스는 여기에 반도체 소자(트렌지스터)에서 전류의 흐름을 제어하는 게이트를 수직으로 세우는 VG 기술을 적용해 기존 수평 구조에서 생기는 물리적 한계를 극복한다.
이러한 4F² VG 플랫폼에 차세대 기술인 웨이퍼 본딩 기술을 접목할 경우, 회로부를 셀 영역 아래로 배치할 수 있어 셀 효율은 물론 전기적 특성까지 개선된다.
차 CTO는 차세대 D램 기술의 핵심 축인 3D D램에 대해서도 자신감을 드러냈다. 업계에서는 이 기술의 제조 비용이 적층 수에 비례해 증가할 수 있다는 관측이 있지만, 회사는 기술 혁신을 통해 이를 극복하고 경쟁력을 확보하겠다는 방침이다.
아울러 구조적 혁신을 넘어 핵심 소재와 D램 구성 요소 전반에 대한 기술 고도화를 추진해 새로운 성장 동력을 확보하고, 이를 통해 향후 30년간 D램 기술 진화를 지속할 수 있는 기반을 구축하겠다는 계획도 전했다.
차 CTO는 “2010년 전후만 하더라도 D램 기술은 20나노가 한계라는 전망이 많았으나 지속적인 기술 혁신을 통해 현재에 이르게 됐다”며 “앞으로 D램 기술 개발에 참여할 젊은 엔지니어들의 이정표가 될 중장기 기술 혁신 비전을 제시하고, 업계와 함께 협력해 D램의 미래를 현실로 만들어 가겠다”고 강조했다.
한편, 시장조사업체 카운터포인트리서치에 따르면 SK하이닉스는 고대역폭메모리(HBM) 효과로 올해 1분기 D램 시장에서 점유율을 36%로 늘리며 첫 1위에 올랐다. 기존 1위였던 삼성전자는 점유율 34%를 기록하며 2위로 내려갔다.
이화연 기자 hylee@segye.com
