올해 1분기 전 세계 D램 시장 점유율 1위를 차지한 SK하이닉스가 ‘마의 벽’으로 통하는 10나노 이하 초미세 D램 제조 한계를 돌파할 차세대 기술의 도입을 공식화했다.
SK하이닉스는 10일 일본 교토에서 진행 중인 반도체 회로·공정 기술 분야 학술대회 ‘IEEE VLSI 심포지엄 2025’을 통해 향후 회사의 30년을 이끌 차세대 D램 기술 로드맵을 발표했다.
IEEE VLSI 심포지엄은 차세대 반도체, 인공지능(AI) 칩, 메모리, 패키징 등 최첨단 연구 성과가 발표되는 세계 최고 권위의 학술 대회다. 매년 미국과 일본에서 번갈아 열리며 올해 행사는 이달 8∼12일 일본 교토에서 열린다.
차선용 SK하이닉스 미래기술연구원장(CTO)은 행사 3일차인 이날 기조연설에서 ‘지속가능한 미래를 위한 D램 기술의 혁신 주도’를 주제로 발표를 진행했다. 차 CTO는 “현재의 테크 플랫폼을 적용한 미세 공정은 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다”며 “이를 극복하기 위해 10나노 이하에서 구조와 소재, 구성 요소의 혁신을 바탕으로 4F²(4F스퀘어) VG 플랫폼과 3D D램 기술을 준비해 기술적 한계를 돌파하겠다”고 밝혔다.
반도체 기술은 한정된 면적 위에서 얼마나 더 많은 소자(트렌지스터)를 넣을 것인지가 모든 진화의 핵심지만, 최근에는 한계 상황에 봉착했다는 평가를 받는다. 특히 나노미터(㎚·10억분의 1m) 단위의 초미세 공정 시대가 열린 이후 차세대 공정 개발은 난관의 연속이다.
SK하이닉스가 기술 한계 돌파구로 제시한 4F² VG 플랫폼은 D램의 셀 면적을 최소화하고 수직 게이트 구조를 통해 고집적∙고속∙저전력 D램 구현을 가능하게 하는 차세대 메모리 기술이다.
D램은 셀 단위로 데이터를 저장하는데, 이 셀 하나가 차지하는 면적을 F²라고 표현한다. 다시 말해 4F²는 1개의 셀이 2F x 2F 면적을 차지한다는 의미로, 한 칩 안에 더 많은 셀을 넣기 위한 고집적 기술이다. VG는 D램에서 트랜지스터의 스위치 역할을 하는 게이트를 수직으로 세우고 그 주위를 채널이 감싸고 있는 구조다. 현재는 6F²(6F스퀘어) 셀이 일반적이지만, 4F² 셀과 함께 회로부를 셀 영역 아래로 배치하는 웨이퍼 본딩 기술을 적용하면 셀 효율은 물론 전기적 특성까지 개선되는 효과를 기대할 수 있다.
차 CTO는 4F² VG와 함께 3D D램도 차세대 D램 기술의 핵심 축으로 제시했다. 업계에서는 이 기술의 제조 비용이 적층 수에 비례해 증가할 수 있다는 관측이 있지만, 회사는 기술 혁신을 통해 이를 극복하고 경쟁력을 확보하겠다는 방침이다.
아울러 구조적 혁신을 넘어 핵심 소재와 D램 구성 요소 전반에 대한 기술 고도화를 추진해 새로운 성장 동력을 확보하고, 이를 통해 향후 30년간 D램 기술 진화를 지속할 수 있는 기반을 구축하겠다는 계획도 전했다.
차 CTO는 “2010년 전후만 하더라도 D램 기술은 20나노가 한계라는 전망이 많았으나 지속적인 기술 혁신을 통해 현재에 이르게 됐다”며 “앞으로 D램 기술 개발에 참여할 젊은 엔지니어들의 이정표가 될 중장기 기술 혁신 비전을 제시하고, 업계와 함께 협력해 D램의 미래를 현실로 만들어 가겠다”고 강조했다.
행사 마지막 날인 12일에는 박주동 SK하이닉스 부사장(차세대D램 TF 담당)이 발표자로 나선다. 이 자리에서 VG와 웨이퍼 본딩 기술을 적용해 D램의 전기적 특성을 확인한 최신 연구 결과도 공개할 예정이다.
이화연 기자 hylee@segye.com
